Väited pääsevad juurde ka klassides määratletud staatilistele muutujatele; ligipääs dünaamilistele või rand-muutujatele on aga ebaseaduslik. Samaaegsed väited on klassides ebaseaduslikud, kuid neid saab ainult kirjutada moodulites, SystemVerilogi liidestes ja SystemVerilog checkers2.
Mis tüüpi on SystemVerilogi väited?
SystemVerilogis on kahte tüüpi väiteid: vahetu (assert) ja samaaegne (assert property). Katvuslaused (katteomadused) on samaaegsed ja neil on sama süntaks kui samaaegsetel väidetel, nagu ka oletusomaduste avaldused.
Mis on SystemVerilogi väide?
SystemVerilog Assertions (SVA) on põhimõtteliselt keelekonstruktsioon, mis pakub võimsa alternatiivse viisi piirangute, kabe ja kattepunktide kirjutamiseks oma disaini jaoks. See võimaldab teil väljendada reegleid (st ingliskeelseid lauseid) disaini spetsifikatsioonis SystemVerilog-vormingus, millest tööriistad aru saavad.
Mis on jada, nagu seda kasutatakse SystemVerilogi väidete kirjutamisel?
Boole'i avaldise sündmused, mida hinnatakse teatud ajaperioodi jooksul, mis hõlmavad ühte/mitme kella tsüklit. SVA pakub nende sündmuste esindamiseks märksõna, mida nimetatakse "järjestuseks".
Miks me vajame SV-s väiteid?
SystemVerilog Assertions (SVA) moodustavad SystemVerilogi olulise alamhulga ja sellisena võib neid lisada olemasolevatesse Verilogi ja VHDL-i disainivoogudesse. Väiteid kasutatakse peamiselt disaini käitumise kinnitamiseks.
